`timescale 1ns/1ns
module CodeRecog_tb;
	reg			clk;
	reg			sig;
	reg			rst;
	wire		out;
	
	CodeRecog U1(.sig(sig), .clk(clk), .rst(rst), .out(out));
	
	initial begin
	clk = 1; rst = 1; sig = 0;
	#15 rst = 0;
	#10 rst = 1;
	
		sig = 1;
	#10 sig = 1;
	#10 sig = 1;
	#10 sig = 0;
	
	#50 sig = 1;
	#10 sig = 1;
	#10 sig = 1;
	#10 sig = 0;
	
	#50 sig = 1;
	#10 sig = 1;
	#10 sig = 1;
	#10 sig = 0;
	
	#50 sig = 1;
	#10 sig = 1;
	#10 sig = 1;
	#10 sig = 0;
	
	#50 sig = 1;
	#10 sig = 1;
	#10 sig = 1;
	#10 sig = 0;
	
	#50 sig = 1;
	#10 sig = 1;
	#10 sig = 1;
	#10 sig = 0;
	
	#50 sig = 1;
	#10 sig = 1;
	#10 sig = 1;
	#10 sig = 0;
	end
	
	always begin
	#5 clk = ~clk;
	end

endmodule